Università degli Studi di Siena
Facoltà di Ingegneria
Insegnamento di
Architettura dei Calcolatori
 
 
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 BENVENUTI nel sito dedicato al corso di ARCHITETTURA DEI CALCOLATORI
  • Novita': dall'anno accademico 2019-20 si fa riferimento al processore RISC-V anziche' al processore MIPS: RISC-V e' una iniziativa OPEN-SOURCE, lanciata dall'Universita' di Berkeley e oggi diventata uno standard mondiale ben supportato sia dal mercato che dai libri di testo del Patterson-Hennessy.
  • "Fino a poco tempo fa i programmatori potevano fare affidamento sul lavoro dei progettisti di architetture e di compilatori e su quello dei produttori di chip per rendere piu' veloci e piu' efficienti a livello energetico i propri programmi senza il bisogno di apportare alcuna modifica. Questa epoca e' finita: affinche' un programma possa essere eseguito piu' velocemente deve diventare un programma parallelo. La tecnologia moderna richiede che i professionisti di ogni settore dell'informatica conoscano sia il software sia l'hardware, la cui interazione ai vari livelli offre la chiave per capire i principi fondamentali dell'elaborazione.", D.A. Patterson, J.L. Hennessy (TURING AWARD 2018).
 INIZIO CORSO
  • Questo corso inizia (regolarmente, in modalita' mista aula+online) il 01/10/2020.
 IMPORTANTE: CAMBIAMENTO MODALITA' ESAME DA APRILE 2020
  • A partire da Aprile 2020 le modalita' di esame sono cambiate per permettere un piu' semplice svolgimento dell'esame a distanza. In sostanza lo scritto e' sostituito da una tesina e l'orale comprende sempre esercizi numerici assembly e verilog che prima si svolgevano tipicamente allo scritto. Per tutti i dettagli consultare questa pagina. Alla data di fine Aprile sono già stati svolti con successo 5 esami con questa modalita'.
 LINUX SU RISC-V IN 5000 LINEE DI VERILOG (02-03-2020)
 RISC-V verrà usato nel nuovo processore europeo 'EPI' per high-performance computing e automotive 21-01-2020
 DISPONIBILI OLTRE 20 PROGRAMMINI PER RISC-V 06/12/2019
  • Nella sezione compiti/compitini sono disponibili oltre 20 programmini RISC-V testati sul simulatore RARS.
 DISPENSA VERILOG (per approfondimento)
 WEBRISC-V!
  • Sperando che possa essere utile per lo studio della pipeline e' stato realizzato il simulatore WebRISC-V.
 Appendice A del Patterson-Hennessy RISC-V 1^ed.
 Materiale delle edizioni precedenti di questo insegnamento
  • Il materiale degli anni precedenti e' sempre disponibile attraverso questa pagina